이번 Semi Doped 회차는 칩을 다 만든 다음에 벌어지는 일만 한 시간 넘게 다룬다. 진행자 둘, Austin Lyons(이하 진행자A)와 Vik Sekar(이하 진행자V)가 나란히 놓은 것은 TSMC 의 CoWoS 와 인텔의 EMIB 다. 이 글은 두 기술의 우열을 매기지 않고, 그 대화에서 업계에 무엇이 보이는지를 읽는다.
진행자V는 자기 경력을 들어 이 변화를 설명했다. 일을 시작했을 무렵 패키징은 어쩔 수 없이 해야 하는 일처럼 보였다. 칩이 안에 잘 들어앉는지, 열과 온도를 버티는지 확인하는 잡일이었다. 진행자A는 산업이 어떻게 나뉘었는지를 보탰다. 앞 공정은 복잡하고 설비 투자가 크고 값이 거기서 붙었다. 패키징은 설비가 가볍고 이익률이 낮았다. 그래서 그 일이 밖으로 나갔다. Amkor·ASE·SPIL·Powertech 같은 OSAT(반도체 조립과 검사를 대신 맡는 회사)가 웨이퍼를 받아 자르고 붙이고 검사까지 했다.
그 시절 방식은 둘이다. ① 와이어 본딩. 기판에서 칩까지 금속선을 넘겨 잇는다. 진행자A가 떠올린 학교 실습으로는, 손이 많이 가고 틀리기 쉽고 선이 밖으로 드러난다. ② 플립칩. 칩을 뒤집어 솔더볼(납땜용 금속 공)을 깔고 기판에 얹은 다음 살짝 녹여 붙인다. 1990년대에 이것이 판을 뒤집었다고 진행자V는 말했다. 선이 길어서 생기던 저항과 정전용량이 줄었다. 와이어 본딩이 사라진 것도 아니다. 전력용 칩은 큰 전류를 흘려야 해서 굵은 옛 선이 여전히 맞는다.
일이 복잡해지면서 패키징이 설계 과정 안으로 들어왔다. 진행자V의 정리는 짧다. "이제는 패키징 없는 칩이 없다". 여기서 업계가 볼 것은 하나다. 이익률이 낮다고 밖으로 내보낸 공정이 병목이 되면, 그 자리를 쥔 회사가 가격을 정한다.
진행자V는 꿈 같은 세상이라면 거대한 단일 실리콘 칩 하나를 쓸 거라고 했다. 다이 사이 통신이 가장 빠르고 지연이 가장 낮으니까. 그런데 그렇게 못 만든다. 레티클(노광 장비가 한 번에 찍는 회로 원판) 한 장이 26밀리미터 × 33밀리미터, 858제곱밀리미터고 다이는 그보다 커질 수 없다. H100 이 이미 그 한계에 닿아 있었다.
키우고 싶은 이유는 둘이다. ① 트랜지스터를 작게 만들어도 같이 작아지지 않는 것이 있다. SRAM 과 입출력이 그렇다. 인텔의 Clearwater Forest 가 연산 다이만 18A 로 만들고 입출력과 메모리는 인텔 3·인텔 7 로 만든 이유다. ② 한계까지 키워도 연산이 더 필요하다. Grace Blackwell 은 레티클 크기 GPU 다이 둘을 붙여 놓고, 그 둘이 여전히 하나의 실리콘처럼 움직이길 원한다. 진행자A는 Rubin 에서 다이 넷을 붙이기로 했다고 전했다.
그러면 잇는 선이 문제가 된다. 진행자V는 HBM3(고대역폭 메모리 3세대)에 신호가 1,024개쯤 됐다고 했고, 진행자A는 HBM4 가 그것을 2,048개로 올렸다고 보탰다. 기판에 새기는 굵은 배선으로는 이만한 수를 못 받는다. 진행자A의 표현으로는 칩 수준의 미세한 무늬를 기판 위에 찍는 일이다.
다이는 레티클을 못 넘는데 패키지는 3.3배
여기서 앞뒤가 뒤집힌다. 다이는 레티클보다 클 수 없는데, 그 다이 둘·넷을 담을 패키지는 레티클보다 커야 한다. 1세대 CoWoS 가 레티클의 3.3배였고 그것이 곧 한계로 걸렸다. 진행자V가 그 모순을 푼 방식은 이렇다. 첨단 패키징은 결국 금속선을 그리는 일이고, 아주 작은 트랜지스터를 한 번에 새기는 일이 아니다. 반도체 장비를 쓰면서도 노광을 여러 번 이어 붙여 더 큰 것을 만들 수 있다.
CoWoS 세 갈래 — 가운데 층만 다르다
CoWoS 는 세 층이다. 위에 칩, 그 아래 트랜지스터 없는 실리콘 판, 그 아래 기판. 가운데 판을 인터포저라고 부른다. 가운데 판이 왜 필요하냐는 물음에 진행자V는 이렇게 답했다. 유기 재료로 만든 기판에는 가는 선을 새길 수 없다. 그러니 굵은 전원선은 기판에 두고, 칩끼리 잇는 가는 선만 따로 한 층 올린다.
세 갈래는 그 가운데 층을 무엇으로 만드느냐로 나뉜다. ① CoWoS-S 는 실리콘 인터포저를 쓴다. 실리콘은 가는 배선에 좋고, TSV(실리콘을 위아래로 뚫어 잇는 전극)로 칩까지 올라온다. 대신 비싸다. 논리 칩에 써야 할 실리콘 웨이퍼를 배선에 쓰는 셈이다. 게다가 파운드리 공정이라 크기가 레티클에 묶인다. 진행자A가 3.3배쯤이냐고 물었고, 진행자V는 그 이상 가기가 아주 어렵다고 답했다. ② CoWoS-R 은 그 층을 유기 재료 RDL(폴리이미드 절연막 안에 금속을 두세 층 새겨 연결을 밖으로 넓히는 재배선층)로 바꾼다. 싸고, 팹 노광이 아니라서 크기 제약도 덜하다. 그런데 유기 재료는 가는 선을 못 받는다. 열을 받으면 줄고 습기를 먹고 휘어서, 배선이 움직이거나 끊기거나 서로 붙는다. 저가 스마트폰이나 차량용 칩에는 쓸 만해도 AI 가속기에는 못 쓴다. ③ CoWoS-L 은 둘을 섞는다. 가운데를 싼 유기 재료로 두고, 아주 촘촘한 배선이 필요한 자리에만 작은 실리콘 브리지를 넣는다.
진행자V가 셋째에서 짚은 핵심은 크기다. 브리지는 작아서 웨이퍼 하나에서 수천 개가 나오고, 그 조각들로 칩 여럿을 이어 붙이니 실리콘급 배선 성능을 얻으면서 레티클 크기에 묶이지 않는다. 진행자A가 붙인 비유는 도로다. 그가 사는 아이오와는 밭이 대부분이고 길이 격자로 깔려 있는데, 전부 포장하지는 않는다. 포장이 제일 좋지만 비싸니 자갈을 깐다. 자갈이 유기 기판이고 포장이 실리콘이다. 대신 읍내와 자기 집 앞은 포장한다.
브리지를 처음 만든 곳은 TSMC 가 아니다. 진행자V는 인텔이 CoWoS-L 보다 먼저 이 개념을 개발했고, 그래서 TSMC 가 베꼈다며 소송하자는 말까지 나왔다고 전했다.
CoWoS-L 세 층 대 EMIB 두 층
EMIB(기판 안에 작은 실리콘 브리지를 심어 다이끼리 잇는 방식)는 인터포저를 없앤다. 칩을 기판에 바로 얹고, 필요한 자리에만 브리지를 기판 안에 심는다. 진행자V는 젤리에 크래커를 밀어 넣는 느낌이라고 했다. 진행자A의 정리로는 CoWoS-L 은 세 층 샌드위치고 브리지가 가운데 유기 층 안에 있으며, EMIB 는 두 층이고 브리지가 아래 기판 안에 있다.
원형 웨이퍼와 사각 패널
여기서 나오는 이득이 셋이다. ① 기판이 팹에서 만들어지지 않으니 레티클 크기에 묶이지 않는다. ② 원형 웨이퍼가 아니라 사각 패널에서 만든다. 원에서 큰 사각형을 잘라 내면 버리는 데가 그만큼 늘어난다. 진행자V는 아이들에게 팬케이크를 찍어 주는 이야기로 이걸 설명했다. 큰 무스를 찍고 나면 다람쥐를 하나 더 찍을 반죽이 남지 않는다. 패널은 500밀리미터 × 500밀리미터쯤이고 300밀리미터 웨이퍼보다 다섯 배 여섯 배 크다. ③ 수율이다. 브리지는 작은 사각형이라 무작위 결함이 앉을 면적이 애초에 좁다.
버전은 둘이다. EMIB-T 는 브리지를 위아래로 뚫는 실리콘관통전극을 둔다. 전원과 고속 신호가 칩을 통과해야 하는 AI 가속기에 중요하다. EMIB-M 은 브리지 안에 금속-절연체-금속 축전기를 심는다. 전원이 흔들릴 때 그것을 매끄럽게 다듬어 깨끗한 전원을 칩에 넣는 용도다. 인텔은 EMIB 를 십 년쯤 써 왔다. 초기 FPGA 에서 CPU 로 이어졌고, Sapphire Rapids 와 Granite Rapids 도 EMIB 를 썼다.
진행자V는 EMIB 수율이 90퍼센트를 넘었다는 이야기를 계속 봤다고 했다. 어디선 95퍼센트라고도 읽었다. 그런데 반론이 있었다. 패키징 수율은 사실상 100퍼센트여야 한다는 말이다. 그 위에 얹는 것이 GPU고, 2나노나 3나노 공정 레티클 한 장을 통째로 태운 물건이다. 열 개 중 하나를 잃을 수는 없다.
진행자A도 처음엔 수긍했다가 되물었다. 그러면 TSMC 의 패키징 수율은 얼마인가. 99퍼센트인가, 99.9퍼센트인가. 100퍼센트인 것은 없다. 그 숫자는 공개된 적이 없는 것 같다고 진행자V가 말했고, 모두가 쓰고 있으니 아주 높을 것이라고 덧붙였다.
진행자V가 숫자보다 출처를 의심한 대목이 중요하다. EMIB 가 90퍼센트라는 말을 들으면 그는 어느 EMIB 인지, 누가 그렇게 말했는지를 먼저 묻는다. 이 이야기를 옮기는 매도측 보고서 일부는 EMIB 의 이력을 깊이 모르고, 새 공정은 다 0에서 올라온다고 생각했을 것이라고 했다. 인텔이 내부 제품을 십 년 동안 대량으로 내보냈다면 앞뒤가 안 맞는다. 진행자A도 EMIB 자체는 반복 경험이 많다고 했고, 논점을 다듬어 준다면 남의 패키지에서 쓴 경험이 적다고 말할 수는 있겠다고 했다. 진행자V는 그 지적을 받아 엔비디아가 EMIB 로 만든 적은 없고 검토는 하고 있는 것 같다고 했다.
이 대목에서 드러나는 것은 수율 값보다 그 숫자가 어디서 왔느냐다. 새 공정처럼 보이는 것이 실은 십 년 된 공정인데 그 이력이 숫자에 안 담기면, 위험이 실제보다 커 보인다.
진행자A가 최근 소식을 이 자리에 놓은 이유가 있다. 다른 회사들이 EMIB 를 검토하는 것은 CoWoS 가 나쁘거나 비싸거나 수율이 낮아서가 아니다. 인터포저와 첨단 패키징의 용량이 정해져 있기 때문이다. 구글 주문은 TPU 3백만 개를 인텔 EMIB 로 패키징하는 것으로 보이고 시점은 2028년쯤이다. SK하이닉스도 HBM 통합용으로 EMIB 를 시험하고 있다.
이 주문은 MediaTek 을 거친다. 진행자A는 MediaTek 이 브로드컴의 맞춤형 주문형 반도체 사업에 점점 위협이 되고 있다고 봤고, 특히 구글 TPU 에서 그렇다고 했다. 최근 실적 발표에서 흐름이 브로드컴에서 MediaTek 으로 옮겨 가는 것을 사람들이 알아차렸고, 브로드컴 주가가 최근 낮은 이유가 그것이라고 했다.
인텔 파운드리가 파는 방식도 이 용량 문제에서 나온다. 진행자V가 전한 말로는, 다이를 TSMC 에서 만들어 가져와도 EMIB 패키징만 해 준다. EMIB 를 쓰려고 논리 칩까지 인텔 파운드리에 맡길 필요가 없다. 진행자A는 뉴멕시코에 첨단 패키징 용량이 많고, MediaTek 이 TSMC 에서 TPU 를 만들어 보내면 인텔이 이어 붙인다고 했다. 재무책임자 David Zinsner 의 말도 전했다. "잊지 마라. 첨단 패키징 하나만으로도 수십억 달러 규모의 약정을 받고 있다".
진행자V가 하나 더 얹은 것은 광학이다. 인텔에 아주 좋은 광학 공정이 있고, EMIB 와 광 엔진을 합치면 CPO(광 모듈을 칩 옆에 붙여 함께 패키징하는 방식)를 만들 수 있다고 했다. 진행자A는 인텔의 광학·포토닉스 이력이 잘 알려져 있지 않고 일부는 매각됐다고 하면서, 여력이 있다면 그쪽에 무게를 실어야 한다고 봤다. 레이저를 직접 만들 수 있는지는 확인해 봐야 한다고 했다.
레티클 배수 로드맵 — CoWoS 와 EMIB
진행자V가 마지막에 크기를 정리했다. 1세대 CoWoS 가 레티클 3.3배, 지금 Blackwell Ultra 급과 Rubin 급이 쓰는 TSMC CoWoS 가 5.5배, 다음 세대 계획이 9.5배다. 그다음이 System on Wafer 고 40배쯤을 겨누는데, 언제인지는 확실치 않다고 했다. EMIB 는 EMIB-T 로 레티클 8배에 이르고 2028년까지 12배를 넘기며, 모양은 사각형으로 120밀리미터 × 180밀리미터라고 진행자A가 전했다. 다이 2×4 격자에 브리지가 다이 둘레와 사이에 박힌 그림이라고 했다. TSMC 도 Chip on Panel on Substrate 라는 이름으로 패널 단위로 갈 계획이고 시점은 2028년이나 2029년이다.
이 회차가 말하지 않은 것은 넷이다. ① TSMC 의 CoWoS-S·R·L 수율. 공개된 것을 못 봤고 그 값이 있으면 좋겠다고 했다. ② EMIB 가 90퍼센트라는 숫자의 출처. 어느 버전인지, 누가 말했는지가 없다. ③ 지금 EMIB 패키지의 실제 최대 크기. 진행자V가 물었고 진행자A는 정확히 모른다고 답했다. ④ 두 방식의 비용 차이. 층이 하나 줄고 패널 이용률이 높다는 방향만 나오고 금액은 없다.
판단이 바뀌는 조건은 셋이다. ① 엔비디아나 다른 대형 고객이 EMIB 로 실제 제품을 내면 「남의 패키지에서 쓴 경험이 적다」는 반론이 사라진다. 지금은 검토하고 있는 것 같다는 말까지다. ② TSMC 가 CoWoS 용량을 늘리는 속도. 5절과 6절의 이야기는 용량이 정해져 있다는 전제 위에 서 있다. 용량이 풀리면 EMIB 를 찾을 이유가 줄어든다. ③ 패널 단위 공정이 TSMC 에서 2028년쯤 실제로 돌면, EMIB 의 사각 패널 이점은 두 방식을 나누는 축에서 빠진다.