Huawei가 이번 주 상하이의 학회 ISCAS 2026에서 발표 하나를 내놨고, 인터넷은 곧바로 "EUV(극자외선 노광) 킬러"라는 이름을 붙였다. Austin Lyons(이하 진행자A)와 Vik Sekar(이하 진행자V)는 원래 목요일에 녹음하던 일정을 화요일로 앞당겨 이 논문을 직접 읽고 이야기를 나눴다. 두 사람이 먼저 캐물은 것은 이 발표가 진짜 기술인지 마케팅인지였다. 답이 ASML과 EUV를 이미 쥔 진영에 무엇을 뜻하는지는 회차 뒤쪽에서 따로 다뤘다.
Huawei가 내놓은 개념은 "tau(타우) 스케일링 법칙"이다. 진행자V는 tau를 지연(delay)의 척도라고 설명했다. 칩 안의 지연일 수도, 회로 간 지연일 수도, 랙과 랙 사이, 데이터센터와 데이터센터 사이의 지연일 수도 있다. 트랜지스터를 작게 만드는 일의 원래 목적이 이 지연을 줄이는 것이었다는 게 Huawei의 재구성이다. EUV 없이는 치수를 못 줄이니, 지연을 줄이는 다른 층위를 찾자는 논리다.
지연을 무엇으로 나누겠다는 셈인가
진행자A는 이를 손잡이 하나가 고장 났을 때 남은 손잡이를 전부 돌리는 문제로 정리했다. Moore's Law가 죽었든 아니든, EUV 장비를 못 구하니 트랜지스터 치수는 어차피 못 줄인다. 그렇다면 남은 손잡이는 트랜지스터 위층인 회로·칩·시스템 전체에 있다는 게 그의 정리다. 논문의 수식은 다음 세대의 tau가 이번 세대의 tau를 알파(alpha)라는 계수로 나눈 값이고, 이 알파가 모바일은 연 1.3배, 자동차용은 1.5배, AI 워크로드는 최대 10배라고 제시됐다.
다만 이 계수가 어디서 나왔는지는 이 회차에서 확인되지 않았다. 진행자A가 실제로 만들어 측정한 칩이 있느냐고 묻자 진행자V는 "그런 건 어디에도 없다"면서, 대신 논문에 실린 실제 실리콘 이야기로 넘어갔다. 지연이라는 축 자체는 설득력이 있지만, 그 축을 따라 얼마나 개선되는지를 증명하는 자리와 실물 성능을 보여주는 자리가 이 논문 안에서 나뉘어 있다는 뜻이다.
Huawei가 "로직 폴딩"이라 부르는 이 기법은 두 개의 로직 칩을 하이브리드 본딩(가열과 압력으로 두 칩을 직접 접합하는 패키징 기법)으로 위아래로 쌓는 방식이다. 접속 핀치는 약 1.5 마이크론으로 극히 미세하고, 넓은 면적에 걸쳐 수백만 개의 연결이 생긴다. 칩 하나 자리에 두 칩을 넣으니 밀도는 두 배가 되지만, 웨이퍼도 두 장 쓰는 셈이라 진행자V는 이를 "일종의 편법"이라 불렀다. EUV 장비 값을 생각하면 그 편법이 밑지는 장사는 아니라는 게 그의 판단이다.
로직 위에 로직을 얹었다
원리 자체는 새롭지 않다. Intel Foveros나 AMD가 V-Cache에서 SRAM 웨이퍼를 로직 웨이퍼에 얹은 방식과 결이 같다고 진행자V는 짚었다. 다만 로직과 로직을 겹치는 일은 AMD의 SRAM-로직 조합과는 다른 문제다. 발열을 빼내는 일, 정렬을 맞추는 일, 접합면을 먼지 하나 없이 평평하게 유지하는 일이 모두 까다롭다는 것이 진행자V가 든 이유다.
중국이 이 일을 해낼 장비와 경험을 갖췄는지가 다음 물음이다. YMTC가 NAND(낸드 플래시) 제조에서 웨이퍼 대 웨이퍼 스태킹과 하이브리드 본딩으로 수백 층을 쌓아 온 경험이 있다는 게 진행자V의 답이다. 다만 메모리는 중복성이 있어 결함이 있는 셀을 우회할 수 있지만, 로직 스태킹에는 그런 여유가 없다. 로직 칩 두 개를 겹치는 일이 낸드 400층을 쌓는 일보다 오히려 어렵다고 그는 구분했다.
이미 나온 실물이 Kirin 2026이라는 모바일 SoC(시스템온칩)다. 이 칩은 스태킹으로 트랜지스터 수를 두 배로 늘렸고, 진행자V는 이를 CFET(상보형 전계효과트랜지스터 — NMOS와 PMOS를 위아래로 쌓는 개념)과 결이 비슷한 발상이라 봤다. 다만 몇 층까지 쌓을 수 있는지는 그도 모른다고 인정했다. 아직 한계가 안 보이는 축이라는 뜻이다.
EUV는 수출통제 대상이지만 하이브리드 본딩 장비는 아니다. 지금 이 격차가 China가 이 경로를 택한 이유다. BESI(네덜란드 소재 하이브리드 본딩 장비사) 매출의 35%가 직전 분기 기준 중국향이었다는 수치가 그 규모를 보여 준다. 다만 로직 스태킹에는 다이 대 웨이퍼 방식이 필요하고, 이는 지금까지 메모리에 쓰던 웨이퍼 대 웨이퍼 방식보다 수율을 지키기 어렵다. BESI 같은 전문 장비사에도 이 방식은 아직 최근에야 나온 제품이라고 진행자V는 덧붙였다.
통제가 걸린 자리와 안 걸린 자리
진행자A는 이 대목에서 DeepSeek을 떠올렸다. 필요한 만큼의 컴퓨트와 메모리 대역폭을 받지 못한 DeepSeek 팀이 통신과 연산을 겹쳐 돌리는 식으로 다른 층위에서 궁리할 수밖에 없었던 것처럼, EUV를 못 쓰는 제약이 Huawei에 로직 스태킹 실전 경험을 다른 업체보다 먼저 쌓게 해 주는 것 아니냐는 물음이다. 진행자V는 좋은 질문이라고 받으면서도 곧장 방점을 다른 곳에 찍었다. 이 모든 것이 결국 하이브리드 본딩이라는 한 기술 하나에 달려 있다고 그는 짚었다.
누가 실제로 이 칩을 만드는지는 이 회차에서 확정되지 않았다. Huawei는 논문에 제조사를 SMIC라고 적지 않았고, 다들 추정만 하고 있을 뿐이라고 진행자V는 정정했다. 하이브리드 본딩을 실제로 수행하는 곳은 별도의 중국 패키징 전문 회사일 가능성이 크다고 보면서도, 그 이름은 밝히지 않고 별도 글에서 다루겠다고 예고했다. 중국에 자체 하이브리드 본딩 장비가 있긴 하지만 웨이퍼 대 웨이퍼 정밀도는 아직 BESI 수준에 못 미쳐, 그 장비만큼은 계속 BESI에 기대야 한다는 것도 그의 관측이다.
여기서 오스트리아 변수가 등장한다. 웨이퍼 대 웨이퍼 본딩 장비사 EV Group은 오스트리아 소재라, 네덜란드(BESI)나 ASML이 속한 수출통제 축에 들어 있지 않을 수 있다고 진행자V는 짚었다. 통제망이 국가 단위로 짜여 있어서, 같은 장비라도 원산지가 다르면 그물을 피해 간다는 뜻이다.
진행자V의 판단은 두 갈래다. 먼저 ASML은 애초에 중국에 EUV를 판 적이 없으니 이번 발표로 잃을 것이 없다. 게다가 로직 스태킹은 트랜지스터 하나당 웨이퍼 두 장을 심자외선(DUV) 노광으로 만들어야 하니, 오히려 DUV 장비 수요가 늘어난다는 게 그의 논리다.
이미 EUV를 쥔 팹에서 벌어질 일이 더 중요하다. Intel이나 TSMC가 이미 EUV로 만든 7나노·5나노·3나노·2나노 웨이퍼에 같은 스태킹을 적용하면, 중국의 tau 스케일링을 훨씬 앞지를 수 있다고 진행자V는 봤다. 더 나아가 CFET이 나오기 전에 게이트올어라운드 트랜지스터를 먼저 하이브리드 본딩하거나, CFET 웨이퍼끼리 본딩하는 조합까지 상상할 수 있다는 것이 그의 전망이다.
진행자V가 이 회차에서 결론이라고 직접 말한 문장은 이것이다. "격차는 벌어진다. 좁혀지지 않는다. 격차는 벌어진다. 그게 좋은 일이다". tau 스케일링은 EUV가 없을 때 쓰는 임시 처방이고, EUV를 쥔 쪽이 같은 기법을 쓰기 시작하면 China가 벌어 둔 시간은 오히려 줄어든다는 뜻이다. 진행자A는 이 논리를 한 번 더 비틀었다. Huawei의 실제 제조사가 만약 EUV까지 살 수 있다면, Huawei는 tau 스케일링을 버리지 않고 그 위에 EUV를 얹으려 할 것이라고 짚었다. 스태킹은 EUV의 대안이 아니라 EUV에 더할 보완재라는 뜻이다.
논문은 로직 스태킹 말고 두 손잡이를 더 얹는다. 하나는 통합 메모리 버스다. 서로 다른 메모리 표준이 만나 핸드셰이크와 변환기, 기어박스를 거치는 과정에서 지연이 새는데, 랙과 시스템과 데이터센터 전체가 한 언어로 말하게 하면 그 지연을 아낀다는 논리다. 진행자A는 이것이 RDMA(원격 직접 메모리 접근)가 이미 추진해 온 방향과 다르지 않다고 물었고, 진행자V도 새 개념이 아니라고 인정했다. Jensen Huang이 말한 "극단적 공동설계"나 STCO(시스템-기술 공동최적화)와 같은 자리에서 나온 이름이다.
다른 하나는 근접 패키지 광학(NPO)으로 DSP(디지털 신호 처리기)를 시스템에서 지우는 일이다. DSP는 비트가 도착하기를 기다렸다가 패리티 비트로 오류를 확인하고 정정하는 과정에서 전력과 지연을 모두 잡아먹는다. 진행자V는 이를 "DSP가 타우 킬러다"라고 불렀다. 광학 엔진을 연산 실리콘 바로 옆에 붙이면 이 지연을 줄일 수 있다고 그는 봤다.
두 손잡이 모두 이름만 tau 스케일링 아래 새로 묶였을 뿐, 업계가 이미 걷던 방향이다. Huawei의 기여는 흩어져 있던 손잡이들을 하나의 서사로 묶어 EUV 없이도 성능을 낼 수 있다는 이야기를 완성한 데 있다.
스태킹이 퍼지면 일감이 느는 자리는 두 곳이라고 두 사람은 짚었다. 하나는 고급 패키징 산업이다. 연결이 복잡해질수록 이 자리의 일감이 늘어난다. 다른 하나는 EDA(전자설계자동화)와 멀티피직스 시뮬레이션이다. 진행자A는 Synopsys나 Ansys의 멀티피직스 엔진을 짚으며, 로직을 로직 위에 쌓는 일은 열·기계적 응력·전기·광학이 한꺼번에 얽히는 3차원 문제라고 짚었다.
진행자V도 같은 지점에 동의했다. 단층 트랜지스터만으로도 EDA는 이미 어려운 문제이고, 최근에는 AI를 EDA에 쓰면서 에이전트 단위로 라이선스를 파는 흐름까지 생겼다. 여기에 웨이퍼 두 장, 나아가 네 장을 겹쳐 통째로 로직을 돌리는 문제가 얹히면 지금까지 본 적 없는 복잡도가 생긴다. 논문 스스로도 이를 과제로 인정하고 있다고 그는 확인했다.
진행자V가 이 회차 끝에서 직접 정리한 결론은 셋이다. ① 스태킹은 ASML에 오히려 긍정적이고 ② 업계 전체가 시스템 전체를 놓고 최적화하는 흐름은 이미 진행 중이며 ③ Intel Foveros로 GPU를 쌓아 보려는 시도 같은 것이 뒤따를 것이라는 추측이다. 세 번째는 그 자신도 짐작일 뿐이라고 못 박았다.
논문 자체의 성격에 대한 판단이 갈린다. 진행자V는 이 논문이 "하이레벨이고 손짓만 하는 방정식" 수준이며 마케팅에 가깝다고 여러 번 짚었다. 그러면서도 실제 실리콘(Kirin 2026)을 갖고 있다는 점만은 인정할 부분이라고 선을 그었다. 알파 계수(모바일 1.3배·자동차 1.5배·AI 10배)는 진행자V가 논문을 읽고 구두로 전한 수치일 뿐, 이 회차 안에서 화면으로 수식을 보여주지는 않았다. 정확한 조건과 단서는 원 논문을 직접 확인해야 한다.
제조사 이름은 확인되지 않은 채 남았다. Huawei가 SMIC라고 명시한 적이 없고, 진행자V스스로 "다들 그냥 그렇게 추정하고 있다"고 말했을 뿐이다. 하이브리드 본딩을 실제로 맡을 별도 회사의 이름은 이 회차에서 밝혀지지 않았다. 로직 스태킹의 층수 한계도 진행자V가 "모른다"고 직접 인정한 대목이다.
이 판단이 바뀌려면 셋 중 하나가 나오면 된다. 첫째, 논문의 알파 계수가 실측 데이터로 뒷받침되는지가 원 논문 검증으로 확인되는 경우다. 둘째, 실제 제조사와 패키징 업체 이름이 공개돼 수출통제가 실제로 이 경로를 막을 수 있는지가 드러나는 경우다. 셋째, Intel이나 TSMC가 자사의 EUV 노드에 같은 하이브리드 본딩을 적용했다고 공개적으로 확인하는 경우다. 그때 4절에서 말한 "격차가 벌어진다"는 판단이 실제로 검증된다.